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전자 제품에서 플립 플롭 은 게이팅 래치 회로의 특수한 유형입니다. 플립 플롭에는 몇 가지 다른 유형이 있습니다. 플립 플롭의 가장 일반적인 유형은 다음과 같습니다.
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SR 플립 플롭: SR 래치와 유사합니다. CLOCK 입력 외에도 SR 플립 플롭에는 SET 및 RESET이라는 두 개의 입력이 있습니다. 시계가 트리거 될 때 SET 입력이 HIGH이면 Q 출력이 HIGH가됩니다. 클럭이 트리거 될 때 RESET 입력이 HIGH이면 Q 출력은 LOW가됩니다.
SR 플립 플롭에서 클럭이 트리거 될 때 SET 및 RESET 입력이 모두 HIGH가 아니어야합니다. 이는 유효하지 않은 입력 조건으로 간주되며이 조건이 발생하면 결과 출력을 예측할 수 없습니다.
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D 플립 플롭: CLOCK 입력 외에 하나의 입력 만 있습니다. 이 입력을 DATA 입력이라고합니다. 클럭이 트리거되면 Q 출력은 DATA 입력과 일치합니다. 따라서 DATA 입력이 HIGH이면 Q 출력은 HIGH가되고 DATA 입력이 LOW이면 Q 출력이 LOW가됩니다.
->대부분의 D 형 플립 플롭에는 S 및 R 입력이있어 플립 플롭을 설정하거나 재설정 할 수 있습니다. D 플립 플롭의 S 및 R 입력은 CLOCK 입력을 무시합니다. 따라서 S 또는 R 중 하나에 HIGH를 적용하면 클럭 펄스를 기다리지 않고 플립 플롭이 즉시 설정되거나 재설정됩니다.
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JK 플립 플롭: SR 플립 플롭의 일반적인 변형입니다. JK 플립 플롭에는 J 및 K라는 레이블이 붙은 두 개의 입력이 있습니다. J 입력은 SR 플립 플롭의 SET 입력에 해당하고 K 입력은 RESET 입력에 해당합니다.
토글 됩니다. 이는 출력이 HIGH와 LOW 사이에서 번갈아 나타남을 의미합니다. 예를 들어, 클록이 트리거되고 J와 K가 모두 하이 일 때 Q 출력이 HIGH이면 Q 출력은 LOW로 설정된다. J 및 K가 모두 HIGH 인 동안 클럭이 다시 트리거되면 Q 출력은 HIGH로 다시 설정되며, Q 출력은 매 클럭 틱마다 HIGH에서 LOW로 교번됩니다. T 플립 플롭:이것은 단순히 클록 펄스마다 HIGH와 LOW가 교대로 나타나는 JK 플립 플롭입니다. 토글은 로직 회로에서 널리 사용되며,이를 결합하여 수신 된 클록 펄스 수를 세는 카운팅 회로를 형성 할 수 있습니다.
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Q- 바 출력을 D 입력에 직접 연결하여 D 플립 플롭에서 T 플립 플롭을 생성 할 수 있습니다. 따라서 클록 펄스가 수신 될 때마다
Q 출력의 현재 상태가 반전되고 (999 Q 바 출력이 D 입력에 다시 입력 됨) D 입력으로 다시 입력됩니다.그러면 출력이 HIGH와 LOW 사이에서 번갈아 나타납니다. J 입력 플립 플롭에서 T 플립 플롭을 만들려면 J 입력과 K 입력을 모두 HIGH로 배선하십시오. J와 K가 모두 HIGH 일 때, JK 플립 플롭은 토글로 동작합니다. NAND 게이트를 사용하여 자신의 플립 플롭 회로를 구성 할 수 있지만 플립 플롭을 포함하는 집적 회로 (IC)를 사용하는 것이 훨씬 쉽습니다. 하나의 일반적인 예는 4013 Dual D Flip-Flop입니다. 이 칩은 14 핀 DIP 패키지에 2 개의 D 형 플립 플롭을 포함하고있다. 핀 설명
설명
핀
| 이름 | 설명 | Q1 | 플립 - 플롭 1 Q 출력 | 8 | SET2 < 플립 - 플롭 2 SET 입력 |
|---|---|---|---|---|---|
| Q1- 바 | 플립 - 플롭 1 Q- 바 출력 | 9 | DATA2 | 플립 - 플롭 2 DATA 입력 | 3 플립 플롭 1 RESET 입력 |
| 클록 플립 1 클럭 입력 | 플립 플롭 1 클럭 입력 | RESET2 | 플립 플랍 2 RESET 입력 | RESET1 | 플립 - 플롭 1 DATA 입력 129 Q2-bar |
| 플립 - 플롭 2 Q- SET | 플립 플롭 1 SET 입력 | 13 | Q2 | 플립 플롭 2 Q 출력 | 7 |
| GND | 접지 > 14 9 9 9 9 +3 ~ 15 V 999
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